Инженерных хакатон

Разработка топологии цифровых SoC — это заключительный этап создания проекта чипа перед его отправкой на производство. На данном этапе двоичная логика обретает физический облик в транзисторах и медных проводниках. Вы знаете, что внутри современных процессоров, SoC, видеокарт могут быть миллиарды транзисторов. Но кто и как расставляет эти миллиарды транзисторов на кусочке кремния, и, более того, заставляет их работать как единое целое? Трек “ТОПОЛОГИЯ” приоткрывает эту завесу тайны =)

Основная цель топологического проектирования — превратить исходный RTL (Verilog\VHDL) в набор простых логических функций-вентилей, разместить их на кристалле – будущем чипе – и соединить проводниками, да сделать это так, чтобы получившийся в итоге чип остался рабочим и сохранил свои расчетные характеристики.

Процесс создания топологии, будь это SoC, GPU или более простая цифровая микросхема называется физическим синтезом, а инженеры, которые специализируются на этом – физ.дизайнерами (или бэкендерами, от digital backend).

В цифровом маршруте физ.синтеза для создания схемы используются не отдельные транзисторы, а их сборки – стандартные ячейки, в которые упакованы простые логические функции вроде И, ИЛИ, НЕ и др.

Чипы производят и изготавливают (в народе “выпекают”) на полупроводниковых фабриках по готовому проекту – послойной топологии в формате GDS/OAS. Чтобы довести будущий проект чипа до готовности к производству, т.е. получить пригодную к изготовлению топологию, физ.дизайнеру нужно пройти сложный путь от RTL до GDS.

На треке вы погрузитесь в ключевые задачи, которые решает физ.дизайнер в ходе своей работы.

• Используя готовое окружение, пройти иерархический маршрут физического проектирования системы на кристалле (SoC) с помощью средств физического синтеза.
  • используя Verilog-нетлист – электрическую схему, которая была получена в результате логического синтеза RTL-кода проекта SoC,
  • и временные ограничения в формате SDC – наше ТЗ по производительности проекта и по работе внешних интерфейсов:
  • создать “коробку” – план размещения логики и макроблоков на площади чипа (floorplan),
  • разместить логику (place),
  • синтезировать клоковые деревья – провести тактовые сигналы до каждого триггера правильно и вовремя (CTS),
  • выполнить трассировку сигналов – перейти от логических соединений к реальным медным проводникам.
• Провести оценку проекта по критериям быстродействия, энергопотребления и площади (PPA), а также качества топологии (QoR, Quality of Results).
  • провести временной анализ – проверки на соответствие временным ограничениям (STA)
  • выполнить анализ шин питания в разработанном проекте (IR drop)
  • выполнить анализ геометрической и физической целостности проекта (DRC/LVS), в т.ч. на соответствие правилам проектирования выбранной технологии производства
• Оптимизировать проект по результатам оценки критериев быстродействия и энергопотребления, а также по результатам физических проверок
  • внести корректировки в маршрут физического проектирования для повышения характеристик проекта.

• Отсутствие критических нарушений по отчетам QoR.
• Отсутствие ошибок в проекте, кроме заранее известных.
• Временные характеристики.
• Потребляемая мощность и IRdrop.
• Площадь, занимаемая стандартными ячейками.
• Модификация представленного окружения.

Желательно, но не обязательно:

• знание основ цифровой схемотехники;
• знание основ электротехники;
• навыки использования скриптовых инструментов (bash, make, Tcl и т.п.);
• знание синтаксиса языка Verilog/SystemVerilog;
• представление о проектировании топологии интегральных схем.