Инженерный хакатон

Разработка топологии цифровых SoC — это заключительный этап создания проекта чипа перед его отправкой на производство. На данном этапе двоичная логика обретает физический облик в транзисторах и медных проводниках. Вы знаете, что внутри современных процессоров, SoC, видеокарт могут быть миллиарды транзисторов. Но кто и как расставляет эти миллиарды транзисторов на кусочке кремния, и, более того, заставляет их работать как единое целое? Трек «Топология» приоткрывает эту завесу тайны.

Основная цель топологического проектирования — превратить исходный RTL (Verilog\VHDL) в набор простых логических функций-вентилей, разместить их на кристалле — будущем чипе — и соединить проводниками. Но сделать это так, чтобы получившийся в итоге чип остался рабочим и сохранил свои расчетные характеристики.

Процесс создания топологии — будь то SoC, GPU или более простая цифровая микросхема — называется физическим синтезом, а инженеры, которые специализируются на этом — физическими дизайнерами (или бэкендерами, от digital backend).

В цифровом маршруте физического синтеза для создания схемы используются не отдельные транзисторы, а их сборки: стандартные ячейки, в которые упакованы простые логические функции вроде И, ИЛИ, НЕ и др.

Чипы производят и изготавливают (в народе «выпекают») на полупроводниковых фабриках по готовому проекту — послойной топологии в формате GDS/OAS. Чтобы довести будущий проект чипа до готовности к производству, т.е. получить пригодную к изготовлению топологию, физическому дизайнеру нужно пройти сложный путь от RTL до GDS.

На треке вы погрузитесь в ключевые задачи, которые решает физический дизайнер в ходе своей работы.

• Используя готовое окружение, пройти иерархический маршрут физического проектирования системы на кристалле (SoC) с помощью средств физического синтеза:
  • Verilog-нетлиста – электрической схемы, которая была получена в результате логического синтеза RTL-кода проекта SoC;
  • временных ограничений в формате SDC — нашего ТЗ по производительности проекта и по работе внешних интерфейсов.

Маршрут:

1. Создать «коробку» — план размещения логики и макроблоков на площади чипа (floorplan).
2. Разместить логику (place).
3. Синтезировать клоковые деревья: провести тактовые сигналы до каждого триггера правильно и вовремя (CTS).
4. Выполнить трассировку сигналов: перейти от логических соединений к реальным медным проводникам.

• Отсутствие критических нарушений по отчетам QoR.
• Отсутствие ошибок в проекте, кроме заранее известных.
• Временные характеристики.
• Потребляемая мощность и IRdrop.
• Площадь, занимаемая стандартными ячейками.
• Модификация представленного окружения.

Желательно, но не обязательно:

• Знание основ цифровой схемотехники.
• Знание основ электротехники.
• Навыки использования скриптовых инструментов (bash, make, Tcl и т.п.).
• Знание синтаксиса языка Verilog/SystemVerilog.
• Представление о проектировании топологии интегральных схем.